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10月 18, 2016

研究者がトランジスタゲートを1ナノメートルに縮小

HPCwire Japan

Tiffany Trader

米国の科学者のチームが1nmのゲートによって、低迷するムーアの法則に新たな命を吹き込み、トランジスタの製造におけるマイクロエレクトロニクスの微小化のゴールを進めた可能性がある。この実装はシリコンに代わるものとされている積層半導体二硫化モリブデン(MoS2)によるものだ。

このブレークスルーは、広く予測されている5ナノメートルにおける限界におけるシリコンベースのトランジスタの先の道筋を予告している。現在のプロセス技術は、商用に開発中で2017年に出荷開始が予定されている10nmのデバイスを使って14-22nm間で実行されている。

サブ5nmのスケーリングの難しさは、7月の国際半導体技術ロードマップ(ITRS)の消滅と一致している。その最終レポートにおいて、著者は、従来のトランジスタのスケーリング(小さい設計サイズを通して)は5nmの辺りで2021年に経済的な壁にぶつかるであろうと述べている。その後は、垂直スケーリングで2030年まで伸びると彼らは誘導している。

「半導体業界は長い間、5ナノメートル以下のゲートは動作しないと考えていたので、それ以下のことは検討して来なかったのです。」とカリフォルニア大学バークレー校の研究者で、Science誌に掲載された1nmトランジスタを詳述した論文のリード著者であるSujay Desaiは述べている。「この研究はサブ5ナノメートルのゲートが無視されるべきでないことを示しています。」

彼らのミニチュアの驚異を構築するために、ローレンスバークレー国立研究所、スタンフォード大学、そしてテキサス大学ダラス校の科学者たちがカーボンナノチューブでゲートを構築し、半導体材料として一般的なエンジン潤滑油である二硫化モリブデン(MoS2)を使用したのだ。

原子スケールで機能するゲートを作るために、研究者たちはバリアが電子に多孔質となるような量子トンネリングとして知られる現象に対抗する必要があった。シリコン・トランジスタの場合、静電制御の喪失を伴うトンネリングは、デバイスがオフの時に許容できない電流の漏れにつながると、研究者は説明している。

電子はシリコンを通って容易に流れるが、二硫化モリブデンにおいては、超薄膜ゲートを通ってクラッシュしないように十分に減速させられる。たった.65nm厚の層を使うことで、MoS2はまたより低い誘電率を実現している。重い効率的なキャリアの大量のMoS2と組み合わせた電気的特性は、従来のシリコン半導体と比較して優れた漏出制御メカニズムを示している。

「これらの超短デバイスは、ほぼ理想的なサブスレッシュホールドのスイングが10年毎に〜65ミリボルトでOn/Off電流比が~106という素晴らしいスイッチング特性を示しています。」とこの研究者チームは記述している。「シミュレーションでは実効チャネル長がOff状態で~3.9nm、On状態で~1nmの長さを示しています。」

このプロジェクトに関するさらなる情報はこちらから、もしくは直接Science誌の論文にアクセス、“MoS2 transistors with 1-nanometer gate lengths.”