Intel第7世代Xeonチップ「Diamond Rapids」に搭載された「ファンアウト・ファブリック」の内幕

オリジナル記事「Inside Intel’s ‘Fan-out Fabric’ in ‘Diamond Rapids,’ Its Seventh-Gen Xeon Chip」

先日開催されたHot Chipsで、Intelは、コードネーム「Diamond Rapids」と呼ばれる次世代第7世代Xeonチップの詳細を明らかにした。このチップは、チップレットベースのSoCアーキテクチャを採用しており、集中化されたI/Oおよびメモリファブリックの周囲に大量の分散型演算リソースを配置する構造となっている。Intelはこの構造を「Fan-out Fabric Architecture」と呼んでいる。

この「ファンアウト・ファブリック・アーキテクチャ」は、Intelの3プロセスノードを用いて最大128個のパフォーマンスコア（Pコア）を搭載していた第6世代Xeonプロセッサ「Granite Rapids」からの転換を意味する。「Diamond Rapids」は、同社の新しい18A-P技術を用いて製造され、その2倍にあたる256個のPコアを搭載する。

また、この新しいチップは、「Granite Rapids」の2倍となるメモリ帯域幅を誇り、128レーンのPCIe Gen 6接続を通じて合計1.6 TB/sの帯域幅を実現する。Intelは、標準的なUCIe-Sパッケージングを用いて、この大型チップ上のすべてのPコア、メモリ、I/Oを接続している。

	Intel ファンアウト・ファブリック（画像提供：Intel）

Diamond Rapidsで採用されているファンアウト・ファブリックにより、Intelは2つの中央に位置するファブリック・ハブを囲むように配置された4つのベース・タイルの上に、最大16個のコンピュート・ビルディング・ブロック（CBB）を3D構造で配置している。各CBBは、コア・チップレットあたり最大16個のコアを搭載し、SoCあたり最大256個のコアを提供する。

これらのCBBには、Pコア、L2メモリ、およびベースタイルへの3DXbar接続が搭載される。ベースタイルには、共有のラストレベルキャッシュ（LLC）メモリ、キャッシュエージェント、スヌープフィルタ（DRAMに格納されていたディレクトリステートに代わるもの）、および同じベースタイル上に配置された他の3つのCBBへのダイ間接続が収められている。

一方、2つのファブリックハブには、DDR5メモリ、PCIe Gen 6 I/O、および各種アクセラレータが収められており、チップの中央に並列に配置され、その周囲にはベースタイルとそれに関連するCBBが配置される。

ファブリックハブには、フレキシブルI/Oサブシステム、I/Oキャッシュ、I/Oインターコネクト、およびアクセラレータで構成されるFlexbus I/Oファブリックが収められる。Diamond Rapidsは、PCIe Gen6、CXL 3、UPI 3ポート、あるいはそれらの任意の組み合わせをサポートする。ファブリックハブの外側には、Intelがユニファイドメモリファブリックコネクタに加え、メモリコントローラ、メモリインターコネクト、および一連のキャッシングエージェント、スヌープフィルタ、ダイ間接続を配置する。

この新しいチップは、IntelのAMX行列乗算アクセラレータと、強化されたベクトル命令セットであるAVX 10.2を搭載し、FP8、FP16、BF16をサポートすることで、AIワークロードの高速化を実現する。

Intelフェローであり、Xeonアーキテクチャの電力・性能担当リーダーを務めるクリシュナカント・シストラ氏は、新しい「ファンアウト・ファブリック・アーキテクチャ」が従来のアーキテクチャに比べて効率の向上をもたらすと述べた。

「このアーキテクチャを見ると、実際には電力および熱管理を最適化するさらなる機会が得られる」と、同氏はスタンフォード大学で開催された「Hot Chips 2026」でのプレゼンテーションで述べた。「演算チプレット、ベースタイル、統合メモリファブリック、そして柔軟なI/Oサブシステムの階層的な配置により、ワークロードの適切な使用モデルに合わせて、これらのドメインを個別に管理できるようになったのだ。」

Intelは「Diamond Rapids」に3Dパッケージングを採用している（画像提供：Intel）

シストラ氏によると、コンピュート・ビルディング・ブロック内でワークロードがI/O集約型か、メモリ集約型か、あるいはキャッシュ集約型かによって、実際にこれらのドメインの動作電圧や周波数を調整できるという。「これが、この階層型アーキテクチャがもたらす重要な機能の一つだ」と同氏は述べた。

シストラ氏はまた、Diamond Rapidsの独自のメモリアーキテクチャについても強調した。

「これらの機能はすべて、インスタンス化されたファブリックハブの数に関係なく、均一に接続されたメモリファブリックと連携している」とシストラ氏は述べた。「すべてのメモリインスタンスが相互に接続されているため、そのアクセスが可能となる。これは一種のメモリ中心型アーキテクチャであり、すべてのエージェントからメモリサブシステムの全帯域幅にアクセスできるものだ。」

ファブリックハブは、I/Oおよびメモリ帯域幅の使用状況に応じて、消費電力を自動的に調整するとシストラ氏は述べた。「ファブリックの使用量、メモリやI/O機能の使用量に応じて電力消費をスケーラブルに調整できることは、極めて重要だ」と彼は語った。

IntelのXeonサーバは、Webサーバの稼働からHPCアプリケーションの処理に至るまで、多岐にわたる用途で利用されている。さまざまなワークロードに適応できる柔軟性を提供することが、Diamond Rapidsの特徴だとシストラ氏は述べた。

「これは、こうした多種多様なワークロードをサポートするスケーラブルなアーキテクチャを提供するために、私たちが歩んできた道のりだ」と彼は語った。「これは最先端のプロセス技術の一つに基づいて構築されており、そのアーキテクチャは、エンタープライズAI、クラウド、大規模なハイパフォーマンスコンピューティングといった、今後予想されるワークロードの課題に対応できるよう設計されている。」

Intelは、Diamond Rapidsの消費電力や価格に関する詳細をまだ公表していない。第7世代Xeonチップは2027年に出荷される見込みだ。