3Dチップ構造向けのUCIe 2.0は、前世代の仕様よりも最大75倍の帯域幅を提供

Agam Shah オリジナル記事「UCIe 2.0 for 3D Chip Structures Offers up to 75 Times More Bandwidth Than Predecessor Spec」

今後工場から出荷される先進的なチップは、従来品よりも最大75倍の帯域幅を提供する新しいインターコネクト仕様により、大幅に高速化される。ユニバーサル・チップレット・インターコネクト2.0(UCIe 2.0)は、3D構造にぎっしりと詰め込まれた次世代チップ向けの最新仕様である。

よりコンパクトな設計により、速度と電力効率がかつてないほど向上する。

「これはすべてをシンプルに保つことなのです。広大な帯域幅を提供しながら、消費電力はごくわずかです。そして、私たちは皆、大きく前進することになるでしょう」と、UCIe仕様を開発するUCIeコンソーシアムの議長を務めるデベンドラ・ダス・シャーマ氏は述べた。

3D設計への移行を促進

チップ製造業界は、チップを垂直に積み重ねる3D設計に移行しつつある。3D構造には、異なる機能を持つ小型チップ(チップレットと呼ばれる)が搭載されており、UCIe 2.0プロトコルを使用して通信を行う。

「2028年までに、チップレットおよびチップシステムはモノリシックダイを凌駕するでしょう」と、インテルのウェブサイトに掲載された定型的な広報文で、インテル・ファウンドリーのシニア・バイス・プレジデントであるケビン・オブレイリー氏は述べている。インテルは数値の出典を挙げていない。

UCIe 1.1仕様は2D構造のチップ向けに設計されたものだが、2.0仕様はチップレットを互いに隣り合わせに、あるいは積み重ねる3D構造向けに設計された初めての仕様である。

2D構造ではチップレット間の通信は直線的にならざるを得なかったが、3D構造ではチップレット間の通信チャネルがより多く確保されることになる。

3Dパッケージングはチップ内部の要素を計算できる。今日のPCやサーバーはすでに、メモリ、CPU、GPU、AIコア、電源管理制御の混合物を統合している。

「大きな影響が見られるのは主に2つの点、帯域幅と電力効率です」とダス・シャルマ氏は述べた。

オープンスタンダードであるUCIe 2.0仕様は、ちょうど1年前にリリースされたUCIe 1.1仕様よりも大幅に高速で、電力効率も高い。

UCIe 2.0仕様は、チップメーカーが3Dパッケージングを採用することを可能にする。TSMC、サムスン、インテルはそれぞれパッケージング技術を持っているが、互いの技術をサポートする取り組みも行っている。

新しい仕様は、コネクタを直接基板に組み込むことへの道も開く。例えば、多くの企業が、チップレットがより高速で通信できるように、新しい光インターコネクトを基板に組み込むことを計画している。

UCIeコンソーシアムのメンバーには、エヌビディア、インテル、AMD、Google、TSMCといったデバイスおよびチップメーカーの一流企業が名を連ねている。アップルはメンバーではないが、TSMCのパッケージングによる3D構造を採用すると見られている。このコンソーシアムは2022年に設立された。

より高速でより電力効率の高い

3D構造のチップレットのバンプピッチは最大1ミクロンとなり、2.5D構造の25~55ミクロンよりもはるかに近くなる。

より小さなバンプピッチは、より小さなチップパッケージの作成に不可欠であり、より多くのワイヤーでチップレットを接続することで、より高速な帯域幅を実現できる。

「バンプピッチが5ミクロンから1ミクロンに縮小すれば、同じ面積に25倍のワイヤーを配置できます」とダス・シャーマ氏は述べた。

UCIe 2.0プロトコルは、UCIe 1.1仕様と同じく、1チャネルあたり最大4GT/sの転送速度をサポートする。しかし、チップレットにはより多くの配線が接続され、メモリチャネルの数が増えるのと同様、チップレット同士がより近接することになる。

これにより、帯域幅の密度が向上し、データ転送に必要な電力量が削減される。

各チップレットには、チップレット間の通信を高速化する独自の通信コンポーネントであるNOC(ネットワーク・オン・チップ)が搭載されている。

「私たちは、1平方ミリメートルあたり1秒あたり4000ギガバイトから始めて、1平方ミリメートルあたり1秒あたり300,000ギガバイト、つまり1平方ミリメートルあたり1秒あたり300テラバイトまで、1ミクロンに到達すると、膨大な帯域幅を実現します」とDas Sharma氏は述べた。

UCIe 1.1の帯域幅は165~1317GB/秒だったが、UCIe 2.0では、より多くのワイヤーがチップレットに接続されるため、制限はない。

また、チップ間の距離が短いことから、UCIe 1.1や業界標準の相互接続よりもはるかに電力効率が高い。

「この技術は、距離が短く、回路が少ないため、電力効率の向上に効果的です」とダス・シャーマ氏は述べた。

UCIe 2.0は1ビットあたり0.05ピコジュールを消費すると予想されており、バンプピッチが1ミクロンの場合は1ビットあたり0.01ピコジュールまで減少する。

「PCI Expressやイーサネットを調べてみると、設計者によって1ビットあたり5~10ピコジュールを消費しています」とダス・シャーマ氏は述べた。

UCIe 2.0には、チップレットのライフサイクル全体を通じて、管理、発見、テストを行うための新しいツールが搭載されている。これにより、チップレットの検証、展開、アップグレードのプロセスが容易になる。これにより、チップメーカーはチップレットの製造や性能に関する問題に対処できるようになる。

UCIeは仕様書の中で、「UCIe 2.0のDFX機能は、異なるチップレット設計や製造業者にわたって、テスト容易性、製造容易性、信頼性を向上させる標準化されたアプローチを提供する」と述べている。

この仕様は、CXL、PCIe、その他の既知の相互接続をサポートする。しかし、エヌビディアやAyar Labsを含む多くの企業が、UCIe 2.0の上に配置できる独自の相互接続を開発している。

「独自のプロトコルをこの上にマッピングすることもできます。一部の人は、独自のスケールアップ型の接続性として使用したいと考えています」とダス・シャーマ氏は述べた。

スケジュール

UCIe 2.0に基づくチップが市場に登場する時期については明確なスケジュールはまだないが、それには時間がかかるだろう。UCIe 1.0の相互接続はまだ実装にはほど遠く、インテルは昨年、Intel 3プロセスで製造したテストチップを披露した。

「各メンバー企業は、それぞれのリードタイムに基づいて決定します。明確な仕様があれば、それを実装し、製品を市場に投入することができます」とシャーマ氏は述べた。

UCIeコンソーシアムは1年ごとに新しい仕様をリリースしているが、2.0の次の仕様がいつリリースされるのか、明確なスケジュールは存在しない。

シャーマ氏は、UCIe 2.0に対する需要は十分にあるため、仕様が発表されたと述べた。

UCIeは、自動車メーカーが車に搭載するより高速な接続を求める企業との相互接続を拡大するために、作業グループも設立している。