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1月 31, 2023

欧州、RISC-Vのハードとソフトの構築に2億7000万ユーロを投入

HPCwire Japan

Agam Shah オリジナル記事

欧州連合は、オープンなRISC-V命令セットアーキテクチャに準拠したチップを構築することで技術の独立性を達成しようとしており、2億7000万ユーロの資金を放出する予定である。

EuroHPC Joint Undertaking (EuroHPC JU)は、RISC-Vハードウェアおよびソフトウェアをベースにした高性能コンピュータの構築を目標とするプロジェクトに資金提供するための、今後の提案募集を発表した。提案の受付期間は、2023年1月26日から2023年4月4日まで。

 
   

「エキサイティングなことだ……なぜなら、これは重大な資金だからだ。このプロジェクトには2億7000万ユーロが投入される」と、バルセロナ・スーパーコンピューティング・センターのオープンコンピュータ・アーキテクチャ研究所でディレクターを務めるジョン・デイビス氏は、今週カリフォルニア州サンタクララで開催されているRISC-Vサミットでの発表で述べている。

EuroHPC JUは、12月16日に提案の募集を公開すると発表したが[PDF]、授与する金額については明らかにしていなかった。

この資金は、アプリケーションの見極めや コードの移植、RISC-Vのエコシステムの開発にも充てられる。また、RISC-V CPUとアクセラレータを1チップパッケージで組み合わせられるように、チップレットベースのアプローチも期待される。

これは、オープンな命令セットアーキテクチャであるRISC-Vをベースにしたコンピューティングインフラを作るという、EUの大きなコミットメントである。RISC-Vはライセンスフリーで、ベースとなるアーキテクチャにはほんの一握りの命令しかない。チップデザインは、カスタムモジュールやアクセラレータを追加することができる。

欧州では、独自のx86やArmアーキテクチャへの依存を減らすために、ネイティブなRISC-Vチップを構築している。欧州委員会も、コンピューティングインフラを強化するために「欧州チップ法」を制定し、その中で何度もRISC-Vに言及している。

ヨーロッパの学術機関では、RISC-V開発ボードのパッチワークで実験システムを構築している。BSCのSUPER-V RISC-Vシステムや、エジンバラ大学がホストするExCALIBUR RISC-Vシステムにアクセスすることができる。

BSC、Cineca、ボローニャ大学は、RISC-Vアーキテクチャを採用した高性能コンピュータ、Monte Cimoneの開発に携わった。このクラスタは、4つのブレードに8つの計算ノード(それぞれSiFive U740チップを搭載)を備えている。

European Processor Initiativeでは、今後数年でエクサスケールコンピュータに搭載されるRISC-Vベクトルや機械学習用アクセラレータを開発した。BSCとIntelは共同でRISC-V CPUを搭載したスーパーコンピューティングチップを設計しているが、どちらかというとラボプロジェクトのようなものである。

今回の資金投入は、メイドインヨーロッパのチップを作るという本気度を示している。しかし、政府のチップ開発への関与がうまくいくかどうかには疑問がある。

1990年代初頭、オランダとドイツの政府が出資するJESSI(Joint European Submicron Silicon Initiative)というプロジェクトがあったが、当時ICメーカー大手のフィリップスが損失を出し、撤退したため、S-RAMメモリーチップの開発は失敗に終わった。S-RAMプロジェクトに対する政府の出資総額は、当時2億6,500万ドルであった。

しかし、RISC-Vは、RISC-Vアーキテクチャをサポートするソフトウェアにすでに多くの取り組みがなされており、以前の取り組みよりも有利な立場にある可能性がある。

BSCは、2011年にArmスマートフォンチップを使った計算機クラスタの実験を開始し、現在では世界で2番目に高速なスーパーコンピュータ「富岳」をArmプロセッサが動かしている。

RISC-V ISAの定義を行うRISC-V Internationalで、国際的なハイパフォーマンスコンピューティングのイニシアチブの議長も務めるデイビス氏は、BSCが実験システムのArmチップ用のソフトウェアを書かなければならなかったと語る。

RISC-Vチップの設計は、真の意味でハードウェアとソフトウェアの共同設計となり、このアーキテクチャの採用を加速させることができる、とデイビス氏は言う。

「私たちが推進しているのは、ヨーロッパがこのオープンなハードウェア・ソフトウェアスタックをリードできるという考え方です」と Davis 氏は述べている。

欧州の取り組みの多くは、RISC-V InternationalがHPCのエコシステムにアーキテクチャを押し込むための取り組みに還元されることになる。この取り組みには、HPCにおける検証ツール、OSの互換性、コンパイラ、その他のツールチェーンの開発が含まれることになる。

RISC-V InternationalのHPCグループの優先課題は、128ビットアドレッシング、ソフトウェア開発、アクセラレータ、ISA拡張、スーパーコンピューティングシステムで広く利用されているInfinibandなどの技術との互換性などである。

「RISC-Vがハイパフォーマンスコンピューティングで競争力を持ち、リードできるようにするためには、これらすべてが原動力となる」とデイビス氏は語った。

ユーザーはすでに、オープンなGithubリポジトリ(https://riscv-test.org/)でソフトウェアをテストすることができる。ユーザーは、ソフトウェアのプルリクエストを追加して、それがコンパイルされるかどうかを確認するために自動化されたフローを実行することができる。Jenkinsと呼ばれるこのシステムは、GCCとLLVMのコンパイラに対応している。このCI/CDフローは、ユーザーがテストを公にしたくない場合、内部で使用することも可能だ。

「ソフトウェアのエコシステムについて、まず理解しなければならないのは、それが正しく機能しているかどうかということです」とデイビス氏は言う。

European Processor Initiativeは、ライブラリ、ツール、コンパイラなどのソフトウェアスタック全体を作成し、ヨーロッパの大学のハードウェアテストベッドをサポートしている。

「新しい機能を追加したり、新しいアイデアをテストしたりするような、より高度なことに取り組もうとしているのであれば、ソフトコアを搭載したFPGAや、QEMUなどのさまざまな実装によるエミュレーションに取り組む機会があります」と、デイビス氏は述べた。

デイビス氏は、RISC-VをHPCで利用できるようにするには、まだ多くの作業が残っていることも認めている。SiPearlやIntelといった企業は、x86とArmが主流であるHPCにおいて、RISC-Vがブレイクするまで何年もかかるかもしれないと述べている。

デイビス氏は、HPCにおいてRISC-Vは必然であるとし、RISC-Vサミットでの高性能チップの発表の一握りを、進歩の兆しとして指摘した。

Ventana Micro SystemsとTenstorrentは、今週のサミットで、RISC-V高性能コンピューティングチップについての詳細を発表した。エスペラント社は、1,000以上の64ビットRISC-V CPUコアを搭載し、各コアが512ビットベクターユニットを含むET-SoC-1チップについて発表した。

ET-SoC-1チップは、スタンドアロンチップとしても、x86チップに接続するAIアクセラレータとしても使用できると、RISC-Vサミットのプレゼンテーションで、エスペラントの創業者デビッド・ディッツェルは語った。ディッツェル氏は以前、トランスメタ社のCEO、サン・マイクロシステムズ社の最高技術責任者を務めていた。

このチップは合計1,093個のRISC-Vコアを持ち、その内訳は1.0GHz以下で動作する低電力プロセッサが1,088個、1.5GHzまで動作する高性能CPUが4個、サービスプロセッサが1個である。チップのトランジスタ数は240億個で、TSMCの7nmプロセスで作られている。PCIeカードに搭載された約16個のプロセッサーを2Uのサーバーにまとめることができる。

「今日の典型的なx86コアを見ると、1コアあたり3〜4ワットかもしれない。我々は、1コアあたり約10ミリワットで動作している」とディッツェル氏は述べ、チップ全体では約20ワットのオーダーで動作させることができると付け加えた。

「データセンターに進出するという話を聞いたことがあります。これは約束された製品ではなく、実際に今日出荷された例なのです」とディッツェル氏は語った。

ディッツェル氏は、このチップとIntelの2つのCPU「Sapphire Rapids」、NvidiaのGPU「A100」との推論ベンチマークをいくつか公開し、その値はMLCommonsが管理するResNet 50 MLPerfベンチマークから取得したものであることを明らかにした。インテルとNvidiaのチップは、推論でかなり高いスコアを出したが、消費電力もかなり高く、電力効率ではエスペラントのRISC-Vチップが勝っていた。1ワットあたり、インテル社の「Sapphire Rapids」(消費電力700ワット)は1秒間に23回の推論を行い、Nvidia社のチップ(300ワット)は1秒間に132回、そしてエスペラント社のチップは1秒間に158回の推論を行っていたと、エスペラント社は主張している。

「これは、RISC-Vのシンプルさが、低消費電力を実現しつつ、汎用プログラミングの利点をすべてここに保持するのに役立つことを示しています」 と、ディッツェルは語った。

ヴェンタナ社は、最大16個のRISC-Vコアを搭載した「Veyron V1」チップを発表し、最大12個の他のチップと組み合わせて、合計192コアのクラスタが可能である。各チップのコアは最大3.6GHzで動作し、このシリコンはTSMCの5nmプロセスでの製造が予定されている。

ヴェンタナ社は、次世代チップのコア数を倍増させる計画で、そのチップを組み合わせてより大きな高性能コンピューティングクラスタを作ることができると、同社副社長のトラビス・ラニアーは述べている。

ラニアー氏は、RISC-Vプロセッサの設計上の優位性をアピールし、カスタム拡張を追加することでチップをカスタマイズできるため、チップのスピンアップが容易で安価になると述べた。RISC-Vチップの設計には1年かかるが、これはx86やArmチップの設計と検証にかかる数年に比べれば早い」と述べた。

Tenstorrent社は、同社のAscalon RISC-V CPUについて、コードネームGrendelと呼ばれるチップに採用される予定であり、128コアを搭載しDDR4/DDR5メモリをサポートすることを明らかにした。Grendelは来年リリース予定で、専用のAIアクセラレータ、パケットプロセッサ、S-RAMを搭載し、拡張性のためにPCIeとEthernetにアクセスできる。

同社のチップは汎用CPUにもなるが、RISC-Vの設計の柔軟性により、AIなどのアプリケーションに向けた面白いトポロジーを作ることができたと、発表会でTenstorrent社のアーキテクチャリード、ウェイハン・リエン氏は述べた。